FPGA中用verilogHDL实现串口代码

下面是一个简单的Verilog HDL代码，可以实现串口通信：

module uart (
    input clk,            // 时钟信号
    input reset_n,        // 复位信号
    input rx,             // 接收数据信号
    output reg tx,        // 发送数据信号
    output reg tx_busy    // 发送忙信号
);

// 定义常量
parameter CLK_FREQ = 50_000_000;    // 时钟频率
parameter BAUD_RATE = 115200;       // 波特率
parameter DATA_BITS = 8;            // 数据位数
parameter STOP_BITS = 1;            // 停止位数
parameter PARITY = 0;               // 校验位

// 定义变量
reg [DATA_BITS + 2:0] tx_reg;       // 发送寄存器
reg [3:0] tx_cnt;                  // 发送计数器
reg [DATA_BITS + 2:0] rx_reg;       // 接收寄存器
reg [3:0] rx_cnt;                  // 接收计数器

// 时钟分频
reg [31:0] clk_div;
reg [31:0] baud_div;
assign clk_div = CLK_FREQ / (BAUD_RATE * (DATA_BITS + STOP_BITS + PARITY + 1));
assign baud_div = clk_div / 2;

// 发送模块
always @(posedge clk or negedge reset_n) begin
    if (~reset_n) begin
        tx <= 1'b1;
        tx_busy <= 1'b0;
        tx_reg <= {DATA_BITS + 2{1'b1}};
        tx_cnt <= 4'd0;
    end else if (tx_cnt == 4'd0) begin
        if (tx_reg[0]) begin
            tx <= 1'b0;
            tx_reg <= {tx_reg[DATA_BITS + 2:1], 1'b0};
            tx_cnt <= tx_cnt + 1;
        end else begin
            tx <= 1'b1;
            tx_busy <= 1'b0;
        end
    end else begin
        tx <= 1'b1;
        tx_cnt <= tx_cnt + 1;
    end
end

// 接收模块
always @(posedge clk or negedge reset_n) begin
    if (~reset_n) begin
        rx_reg <= {DATA_BITS + 2{1'b1}};
        rx_cnt <= 4'd0;
    end else if (rx_cnt == 4'd0) begin
        rx_reg <= {rx, rx_reg[DATA_BITS + 2:1]};
        rx_cnt <= rx_cnt + 1;
    end else if (rx_cnt == baud_div) begin
        rx_cnt <= 4'd0;
    end else begin
        rx_cnt <= rx_cnt + 1;
    end
end

endmodule

这个代码实现了一个基本的UART串口，可以通过FPGA的IO口与外部设备进行串口通信。需要注意的是，这个代码只是一个示例，实际应用中可能需要根据具体需求进行适当修改和优化。