cadence低噪声放大器版图

### 使用Cadence进行低噪声放大器(LNA)的版图设计

#### 设计准备阶段
在开始LNA版图设计之前，确保已经完成电路原理图输入并进行了必要的仿真验证。这一步骤至关重要，因为任何未解决的电路级问题都会影响最终版图的质量和性能[^1]。

#### 创建新布局文件
启动Cadence Virtuoso Layout Editor，在菜单栏选择`File -> New CellView`来创建一个新的Cell View用于放置LNA结构。指定目标技术库和技术节点以适应具体工艺需求[^2]。

#### 基础元件摆放
按照预先定义好的拓扑结构依次添加晶体管、电阻、电容等基础组件至工作区。对于敏感器件如场效应管(MOSFET)，需特别注意其相对位置关系以及周围环境的影响，从而减少寄生效应带来的负面影响。

#### 关键路径优化
针对信号传输的关键路径部分采取特殊处理措施，比如增加金属层厚度提高导线宽度降低阻抗；合理规划电源地网分布模式增强供电稳定性；利用屏蔽技术隔绝外界干扰等因素提升整体电气特性表现。

#### 版图规则校验(DRC/LVS)
完成初步绘制之后运行Design Rule Check (DRC) 和Layout Versus Schematic (LVS) 检查命令确认是否存在违反制造厂商规定之处或是与原电路不符的情况。及时修正发现的问题直至完全合规为止。

#### 寄生参数提取与后仿真
运用Calibre工具集或其他兼容方案执行精确的Parasitic Extraction(PEX), 获取实际加工条件下产生的额外电阻、电感、电容数值，并将其反馈给SPICE模型重新做一次全面评估——即Post-layout Simulation, 确认各项指标满足预期标准。

# 执行DRC检查
virtuoso -c "run_drc"

# 运行LVS对比分析
virtuoso -c "run_lvs"