用Verilog HDL编写一个四路抢答器

以下是一个使用 Verilog HDL 编写的四路抢答器的示例代码：

module arbiter(
  input clk,
  input [3:0] request,
  output reg [3:0] grant
);

reg [3:0] priority;
reg [3:0] request_pending;

always @(posedge clk) begin
  if (request != 4'b0000) begin
    request_pending <= request_pending | request;
  end
  
  if (priority == 4'b0000 && request_pending[0] == 1'b1) begin
    priority <= 4'b0001;
  end else if (priority == 4'b0001 && request_pending[1] == 1'b1) begin
    priority <= 4'b0010;
  end else if (priority == 4'b0010 && request_pending[2] == 1'b1) begin
    priority <= 4'b0100;
  end else if (priority == 4'b0100 && request_pending[3] == 1'b1) begin
    priority <= 4'b1000;
  end else if (priority == 4'b1000 && request_pending[0] == 1'b1) begin
    priority <= 4'b0001;
  end
  
  if (request_pending[priority] == 1'b1) begin
    grant <= priority;
    request_pending <= request_pending & ~grant;
  end
end

endmodule

该抢答器具有四个输入，表示四个请求者，以及一个输出，表示当前获得授权的请求者。该模块会在时钟上升沿时进行操作，包括：

- 如果有新的请求到来，则将其添加到待处理请求列表中。
- 根据优先级顺序，依次检查待处理请求列表中每个请求的状态，从而确定当前获得授权的请求者。
- 如果当前获得授权的请求者有请求，则将其授权，并将其从待处理请求列表中删除。