使用vhdl语言，含元器件74138流水灯设计的代码

以下是使用 VHDL 语言，含元器件 74138 流水灯设计的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity Shift_Register is
    Port ( CLK : in STD_LOGIC;
           RESET : in STD_LOGIC;
           LED : out STD_LOGIC_VECTOR (7 downto 0));
end Shift_Register;

architecture Behavioral of Shift_Register is

    signal reg : STD_LOGIC_VECTOR (7 downto 0);
    signal counter : integer range 0 to 7 := 0;
    signal enable : STD_LOGIC := '0';
    
begin

    process (CLK, RESET)
    begin
        if RESET = '1' then
            reg <= (others => '0');
            counter <= 0;
            enable <= '0';
        elsif rising_edge(CLK) then
            if enable = '1' then
                reg <= reg(reg'high-1 downto 0) & reg(reg'high);
                counter <= counter + 1;
                if counter = 7 then
                    enable <= '0';
                end if;
            end if;
        end if;
    end process;

    process (CLK)
    begin
        if rising_edge(CLK) then
            if counter = 0 then
                enable <= '1';
            end if;
            LED <= reg;
        end if;
    end process;

end Behavioral;

在上述代码中，我们使用了 `74138` 元器件，其中：

- `CLK` 为时钟信号，用于时序控制；
- `RESET` 为复位信号，用于将寄存器清零；
- `LED` 为输出信号，用于控制流水灯亮灭。

具体实现中，我们使用一个 8 位寄存器 `reg` 存储当前的灯状态，使用计数器 `counter` 记录当前流水灯移动的位置，使用使能信号 `enable` 控制流水灯的移动。

当 `RESET` 信号为高电平时，我们将寄存器清零；当 `CLK` 信号的上升沿到来时，我们先判断 `enable` 信号是否为高电平，如果是，则将寄存器向左移动一位，并更新计数器的值，判断是否到达流水灯的末尾，如果是，则关闭 `enable` 信号，否则保持 `enable` 信号不变；同时，我们在 `CLK` 信号的上升沿时，检查计数器的值，如果为 0，则将 `enable` 信号设置为高电平，开始流水灯的移动，否则将当前的灯状态输出到 `LED` 信号中，保持不变。

最后，我们在程序的开头引入了 VHDL 的标准库，包括 `STD_LOGIC_1164` 和 `NUMERIC_STD`，以便使用标准的数据类型和运算符。