请指导如何使用VHDL语言与Quartus II软件来设计并仿真8位模型计算机中的算术逻辑单元(ALU)，并分享相关的代码示例和操作流程。

在FPGA开发中，设计并仿真8位模型计算机的算术逻辑单元(ALU)是一个综合性问题，涉及数字逻辑设计、硬件描述语言编码、仿真测试等多个步骤。为了帮助你深入理解和掌握这一过程，推荐参考《FPGA实现8位模型计算机设计与仿真教程》。这本教程详细介绍了整个设计流程，不仅包括ALU的设计，还包括了其他功能模块的设计，能够为你的学习提供全面的指导。

参考资源链接：[FPGA实现8位模型计算机设计与仿真教程](https://wenku.csdn.net/doc/36ehpw4ah6?spm=1055.2569.3001.10343)

首先，ALU的设计需要你熟悉VHDL语言的基础知识，包括实体（entity）、结构体（architecture）的编写，以及信号和进程的运用。通过Quartus II软件，你可以创建一个新的项目，编写VHDL代码来描述ALU的逻辑功能，如加法、减法、逻辑与、逻辑或等操作。

接下来，使用Quartus II内置的编译器对VHDL代码进行编译，确保没有语法错误。编译成功后，你可以利用Quartus II的仿真工具对设计的ALU进行仿真测试。测试时，你可以为ALU设计不同的输入组合，并观察输出结果是否符合预期。

为了提供更具操作性的帮助，以下是一个简化的ALU设计VHDL代码示例，用于执行8位二进制数的加法操作：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity ALU is
    Port ( A : in STD_LOGIC_VECTOR(7 downto 0);
           B : in STD_LOGIC_VECTOR(7 downto 0);
           OP : in STD_LOGIC_VECTOR(1 downto 0);
           SUM : out STD_LOGIC_VECTOR(7 downto 0);
           CARRY : out STD_LOGIC);
end ALU;

architecture Behavioral of ALU is
begin
    process(A, B, OP)
    variable temp : STD_LOGIC_VECTOR(8 downto 0);
    begin
        case OP is
            when 

参考资源链接：[FPGA实现8位模型计算机设计与仿真教程](https://wenku.csdn.net/doc/36ehpw4ah6?spm=1055.2569.3001.10343)