三选一选择器verilg代码

在Verilog HDL（硬件描述语言）中，三选一选择器，也称为三路选择器或多路复用器，通常用于电路设计中根据输入信号的选择条件从多个输入通道中选择一个输出。其基本结构包括三个输入（I0、I1 和 I2），以及一个控制信号（sel），根据 sel 的值决定输出哪一个输入。

一个简单的三选一选择器的Verilog代码示例如下：

module tri_sel (
    input [1:0] sel,   // 控制信号，一般有2位，0b00选择I0，0b01选择I1，0b10选择I2
    input I0,         // 输入端口A
    input I1,
    input I2,
    output out          // 输出
);

assign out = case(sel)        // 使用case语句实现多路选择
    2'b00 : I0;               // 当sel=00时，选I0作为输出
    2'b01 : I1;
    2'b10 : I2;
    default : $error("Invalid sel"); // 其他情况抛出错误
endcase;

endmodule