Verilog缺省值

### Verilog默认值设定方法及用法

#### 使用参数（`parameter`）

在Verilog中，可以通过定义参数来设置常量的缺省值。这允许设计者在整个模块内重用这些预设值，并且可以在实例化时覆盖它们。

module example_module #(
    parameter WIDTH = 8,
    parameter DEPTH = 16
) (
    input wire clk,
    input wire [WIDTH-1:0] data_in,
    output reg [WIDTH-1:0] data_out
);
// Module implementation here...
endmodule

上述代码展示了如何通过`parameter`关键字指定宽度和深度的缺省值[^3]。

#### 初始化寄存器型变量(`reg`)或线网型变量(`wire`)

对于内部状态存储需求，在声明`reg`类型信号的同时可以直接赋初值；而对于组合逻辑输出，则通常利用连续赋值语句给`wire`赋予表达式的计算结果作为其初始态：

reg [7:0] my_reg = 8'b0; // 定义并初始化一个8位宽的寄存器为全零
assign my_wire = some_expression ? value_if_true : default_value;

这里展示了一个简单的例子，其中`my_reg`被显式地初始化为其二进制形式下的全部清零状态，而`my_wire`则依据条件判断获得相应的数值或是默认值。

#### 利用`initial`块进行一次性赋值操作

当涉及到仿真环境中的测试平台编写时，经常会在`initial`过程中执行一次性的动作序列，比如加载文件、配置系统参数以及最重要的——为某些特定信号提供启动时刻应有的电平状况:

initial begin
    reset_n = 1'b0; // 主动拉低复位信号一段时间
    @(posedge clk); // 等待上升沿到来再继续下面的操作
    reset_n = 1'b1; // 松开复位使能正常工作模式
end

这段脚本说明了怎样借助于敏感列表机制实现异步事件驱动的任务调度功能，从而完成对目标对象的有效控制与管理[^2]。

#### 函数返回固定的结果

如果希望某个函数能够始终给出相同的答复而不受外部因素干扰的话，那么就可以考虑采用硬编码的方式直接写出预期得到的那个具体数值得到它所代表的意义即可满足要求.

function integer get_default();
begin
    get_default = 42; // 返回整数42作为该函数的标准回应
end
endfunction

此片段体现了创建自定义行为的能力，即每当调用这个名为`get_default()`的过程实体的时候都会无条件地传回预先设定好的那个不变的数量级[^4].