把下面代码改成VHDL的格式”module Calibration( input i_clk , input i_rst , input signed[9:0] i_an , input signed[9:0] i_bn , input i_sample_valid, input [9:0] i_sample_ADC , output o_T_valid , output signed[13:0] o_T ); reg signed[13:0] r_T = 14'sd0; reg r_T_valid = 1'b0 ; wire signed[10:0] w_sample_ADC = {1'b0,i_sample_ADC}; always @(posedge i_clk)begin if(i_rst)begin r_T <= 12'sd0; r_T_valid <= 1'b0; end else if(i_sample_valid)begin r_T <= w_sample_ADC*i_an + i_bn; r_T_valid <= 1'b1; end else r_T_valid <= 1'b0; end assign o_T_valid = r_T_valid; assign o_T = r_T[13:4] ; endmodule“

以下是将给定的代码转换为VHDL格式的结果：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity Calibration is
    port (
        i_clk           : in    std_logic;
        i_rst           : in    std_logic;
        i_an            : in    signed(9 downto 0);
        i_bn            : in    signed(9 downto 0);
        i_sample_valid  : in    std_logic;
        i_sample_ADC    : in    unsigned(9 downto 0);
        o_T_valid       : out   std_logic;
        o_T             : out   signed(13 downto 0)
    );
end entity Calibration;

architecture Behavioral of Calibration is
    signal w_sample_ADC : signed(10 downto 0);
    signal r_T          : signed(13 downto 0) := to_signed(0, 14);
    signal r_T_valid    : std_logic := '0';
begin
    w_sample_ADC <= signed('0' & i_sample_ADC);

    process (i_clk)
    begin
        if rising_edge(i_clk) then
            if i_rst = '1' then
                r_T <= to_signed(0, 14);
                r_T_valid <= '0';
            elsif i_sample_valid = '1' then
                r_T <= w_sample_ADC * i_an + i_bn;
                r_T_valid <= '1';
            else
                r_T_valid <= '0';
            end if;
        end if;
    end process;

    o_T_valid <= r_T_valid;
    o_T <= r_T(13 downto 4);
end architecture Behavioral;

需要注意的一些事项：

- 使用 `ieee.numeric_std.all` 包来支持 signed 和 unsigned 数据类型。
- 由于输入信号 `i_sample_ADC` 是 unsigned 类型，需要使用 `signed` 转换为 signed 类型，并在 signals 和 variables 中使用 signed 数据类型。
- 由于输出信号 `o_T` 是 signed 类型，需要在 port 中声明 signed 类型，并在 assign 语句中使用 signed 类型。
- 对于 `r_T` 和 `r_T_valid`，使用 signal 声明，因为在 process 中需要对它们进行赋值。
- 使用 `to_signed` 函数来将十进制数字转换为 signed 类型。
- 使用 `rising_edge` 函数来检测时钟上升沿的信号变化。