Verilog 一秒钟一百组数据的流控代码

以下是一秒钟一百组数据的流控代码：

module flow_control(
  input clk,
  input [7:0] data_in,
  input valid_in,
  output [7:0] data_out,
  output reg valid_out // 使用寄存器以控制输出
);

reg [7:0] buffer [0:99]; // 缓存 100 组数据
reg [6:0] head = 0; // 缓存头指针
reg [6:0] tail = 0; // 缓存尾指针
reg [6:0] count = 0; // 缓存中的数据计数器

always @(posedge clk) begin
  if (valid_in && count < 100) begin // 如果有输入数据且缓存未满
    buffer[tail] <= data_in; // 将数据写入缓存
    tail <= tail + 1; // 将尾指针向后移动一位
    count <= count + 1; // 计数器加一
  end 
  if (count > 0) begin // 如果缓存中有数据
    data_out <= buffer[head]; // 输出数据
    head <= head + 1; // 将头指针向后移动一位
    count <= count - 1; // 计数器减一
    valid_out <= 1; // 设置输出有效
  end else begin
    valid_out <= 0; // 设置输出无效
  end
end

endmodule

该模块接收一个时钟信号、一个 8 位输入数据、一个输入有效标志和一个 8 位输出数据，并将数据存储在一个深度为 100 的缓存中。每秒钟可以处理 100 组数据。当缓存中有数据时，输出有效标志为 1，输出数据等于缓存中的头指针所指向的数据。当缓存为空时，输出有效标志为 0。