使用modelsim软件仿真并入串出移位寄存器。使用模块代码、测试代码，

好的，以下是使用 Verilog 语言实现的入串出移位寄存器的模块代码：

module shift_register(
  input wire clk,
  input wire reset,
  input wire serial_in,
  output reg serial_out,
  output reg[7:0] parallel_out
);

reg[7:0] data;

always @(posedge clk or negedge reset) begin
  if(!reset) begin
    data <= 8'b0;
  end else begin
    data <= {data[6:0], serial_in};
  end
end

assign parallel_out = data;
assign serial_out = data[7];

endmodule

该模块有五个输入输出端口：

- `clk`：时钟信号，用于控制寄存器的移位。
- `reset`：复位信号，用于将寄存器清零。
- `serial_in`：串行输入信号，用于接收输入数据。
- `serial_out`：串行输出信号，用于输出寄存器中的最高位数据。
- `parallel_out`：并行输出信号，用于输出寄存器中的所有数据。

在时钟信号的上升沿触发时，将数据向左移动一位，同时将串行输入的数据放在最低位。在复位信号为低电平时，将寄存器中的所有数据清零。

以下是使用 Verilog 语言实现的测试代码：

module test_shift_register;

reg clk, reset, serial_in;
wire serial_out;
wire[7:0] parallel_out;

shift_register dut(
  .clk(clk),
  .reset(reset),
  .serial_in(serial_in),
  .serial_out(serial_out),
  .parallel_out(parallel_out)
);

initial begin
  clk = 0;
  reset = 1;
  serial_in = 0;
  #10 reset = 0;
end

always #5 clk = ~clk;

initial begin
  $monitor("serial_out=%b parallel_out=%b", serial_out, parallel_out);
  #100 serial_in = 1;
  #100 serial_in = 0;
  #100 serial_in = 1;
  #100 serial_in = 0;
  #100 $finish;
end

endmodule

在测试代码中，我们通过生成时钟信号和输入数据信号来对寄存器进行测试，并使用 `$monitor` 内置函数实时显示寄存器的输出结果。

首先将复位信号置为高电平，然后等待一段时间后将其置为低电平，表示开始测试。随后，每隔一定时间就向寄存器中输入一个比特位，最后等待一段时间后结束测试。