module lmy_8( input [3:0] S, //3bit输入 input en,//是能信号，高有效 output reg [6:0] D //8bit译码输出 ); always @( en or S )begin //电平敏感 if (en==1'b1) begin case(S) 4'd1: D = 7'b0110000; 4'd2: D = 7'b1101101; 4'd3: D = 7'b1111001; 4'd4: D = 7'b0110011; 4'd5: D = 7'b1011011; 4'd6: D = 7'b1011111; 4'd7: D = 7'b1110000; 4'd8: D = 7'b1111111; 4'd9: D = 7'b1111011; default : D = 7'b0000000; //分支齐全完备，避免生成锁存器 endcase end else begin D = 7'b0000001; end end endmodule测试文件代码

以下是该七段数码管译码器的 Verilog 测试文件代码示例：

module test_lmy_8();

reg [3:0] S;
reg en;
wire [6:0] D;

lmy_8 decoder(S, en, D);

initial begin
    S = 4'b0000; // 输入数字 0
    en = 1'b1;
    #10;
    S = 4'b0001; // 输入数字 1
    #10;
    S = 4'b0010; // 输入数字 2
    #10;
    S = 4'b0011; // 输入数字 3
    #10;
    S = 4'b0100; // 输入数字 4
    #10;
    S = 4'b0101; // 输入数字 5
    #10;
    S = 4'b0110; // 输入数字 6
    #10;
    S = 4'b0111; // 输入数字 7
    #10;
    S = 4'b1000; // 输入数字 8
    #10;
    S = 4'b1001; // 输入数字 9
    #10;
    S = 4'b1010; // 输入数字 A
    #10;
    S = 4'b1011; // 输入数字 B
    #10;
    S = 4'b1100; // 输入数字 C
    #10;
    S = 4'b1101; // 输入数字 D
    #10;
    S = 4'b1110; // 输入数字 E
    #10;
    S = 4'b1111; // 输入数字 F
    #10;
    en = 1'b0; // 禁用译码器
    #10;
end

endmodule

这个测试文件实例化了一个 `lmy_8` 模块，并通过 `S` 输入不同的二进制数和 `en` 控制信号来测试译码器的功能，将输出信号 `D` 连接到七段数码管的引脚上即可控制数码管显示不同的字符。在测试文件中，使用 `initial` 语句来设置不同的输入值，并通过 `#10` 延时语句来控制测试用例之间的时间间隔，以便观察七段数码管的显示结果。当 `en` 信号为低电平时，译码器会输出固定的控制信号 `0000001`，用来控制数码管显示空白。