用verilog（3）秒表的设计。在一个12兆赫兹的时钟下设计一个百分之一秒到一小时的秒表计时器，并且这个计时器具有暂停，开始及清零的功能。

以下是一个简单的秒表计时器的Verilog设计，具有暂停，开始和清零功能：

module stopwatch(
  input clk,
  input reset,
  input start,
  input pause,
  input clear,
  output reg [23:0] count
);

reg [23:0] cnt;
reg [23:0] prev_cnt;
reg running;
reg paused;

always @(posedge clk) begin
  if (reset) begin // 初始化
    cnt <= 24'h0;
    count <= cnt;
    running <= 0;
    paused <= 0;
    prev_cnt <= 24'h0;
  end else if (clear) begin // 清零
    cnt <= 24'h0;
    count <= cnt;
    prev_cnt <= 24'h0;
  end else if (start && !running) begin // 开始
    running <= 1;
    paused <= 0;
    prev_cnt <= cnt;
  end else if (pause && running) begin // 暂停
    running <= 0;
    paused <= 1;
    prev_cnt <= cnt;
  end else if (!paused && running) begin // 计数
    cnt <= cnt + 1;
    count <= cnt;
  end else begin // 其他情况
    count <= prev_cnt;
  end
end

endmodule

这个模块包括一个时钟和一个复位输入，以及一个开始，暂停和清零输入。输出是一个24位的计数器，表示从0到23:59:59的秒数。

当复位输入为高电平时，计数器将被初始化为0，并且计数器输出将保持为0。此外，运行和暂停标志将被设置为0，以指示计数器当前处于非运行状态。

当清空输入为高电平时，计数器将被重置为0，并且计数器输出将保持为0。

当开始输入为高电平时，并且计数器当前没有运行时，计数器将开始计数，并且运行标志将被设置为1。暂停标志将被设置为0，并且上一个计数值将被存储在prev_cnt变量中，以便在暂停后恢复计数器。

当暂停输入为高电平时，并且计数器当前正在运行时，计数器将停止计数，并且运行标志将被设置为0。暂停标志将被设置为1，并且上一个计数值将被存储在prev_cnt变量中，以便在恢复计数器时使用。

当计数器正在运行时，并且暂停标志为0时，计数器将每秒增加1。计数器的当前值将被存储在cnt变量中，并且计数器输出将被更新为当前计数器值。

当计数器当前处于暂停状态时，计数器输出将保持不变，并且计数器的值将被设置为上一个计数器值，以便在恢复计数器时使用。