fpgaDCM控制代码

在实际中，如果在一片FPGA内使用两个DCM，需要注意以下几点：
1. 用CoreGen生成DCM模块的时候，clk_in源是内部的，不能直接连接到管脚，需要添加缓冲器。
2. 手动例化一个IBUFG，然后把IBUFG的输入连接到两个DCM的clk_in。
通常情况下，如果没有设置clk_in源为内部的，而是按照单个DCM的使用流程，就会造成clk_in信号有多个驱动。这样的情况下，ISE不能做到两个DCM模块输出信号的相位对齐，只能做到一个DCM的输出是相位对齐的。因为时钟管脚到两个DCM的路径和DCM输出的路径都有不同的延时，所以如果用户对相位还有要求，就需要手动调整DCM模块在芯片中的位置。

关于使用DCM模块IP Core的控制代码，可以按照以下步骤进行：
1. 在ISE中调用DCM模块，完成50MHz时钟信号到75MHz时钟信号的转换。
2. 在源文件进程中，双击"Create New Source"，选择"IP (CoreGen & Architecture Wizard)"，输入文件名"my_dcm"。
3. 在选择类型窗口中选择"FPGA Features and Design -> Clocking -> Virtex-4"，然后选择"Single DCM ADV v9.1i"。
4. 点击"Next"，进入时钟频率配置窗口。在这里，你可以键入输出频率的数值，或者手动计算分频比输入。最后点击"Next"，"Finish"即可完成DCM模块IP Core的全部配置。例如，可以直接键入输出频率为75MHz即可。

需要注意的是，具体的fpgaDCM控制代码会根据具体的FPGA器件和设计需求而有所不同。以上提供的步骤是一个泛化的示例，可以根据实际情况进行调整和修改。