verilog基础时序逻辑试例

Verilog是一种硬件描述语言(HDL)，用于设计和验证数字系统的行为。在Verilog中，时序逻辑电路通常涉及到组合逻辑和触发器。下面是一个简单的时序逻辑示例，它是一个计数器，使用基本门级描述：

module counter (
    input wire clk,   // 时钟信号
    input wire reset,  // 复位信号
    input wire [3:0] in,  // 输入计数脉冲
    output reg [3:0] out); // 输出计数值

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            out <= 4'b0;  // 当复位时，清零计数器
        } else if (clk) begin
            out <= out + 1'b1; // 非重置期间，每次时钟上升沿加一
        end
    end
endmodule

这个例子中：
- `counter`模块有四个输入端口和一个输出端口。
- `clk`是时钟输入，当其上升沿到来时，计数器会更新。
- `reset`是复位输入，当有效时（高电平），计数器回到初始状态（全0）。
- `in`是输入脉冲，用于控制计数器是否连续计数。
- `out`是输出，显示当前的计数值。