VerilgHDL设计把50Mhz时钟分频，输出学号43915频率

假设你是使用 Verilog HDL 设计语言进行开发，可以采用如下代码实现将 50MHz 时钟分频为 43915Hz 的功能：

module clk_divider(
    input clk,
    output reg out
);

reg [15:0] counter = 0;

always @(posedge clk) begin
    if (counter == 43914) begin
        counter <= 0;
        out <= ~out; // 取反输出
    end else begin
        counter <= counter + 1;
    end
end

endmodule

这个模块包含一个计数器和一个输出寄存器。计数器每次时钟上升沿触发时加 1，当计数器的值达到 43914 时，将计数器清零，并将输出寄存器取反输出。这样，输出寄存器的输出就是一个频率为 43915Hz 的方波信号，其占空比约为 50%。