uvm sequencer

uvm sequencer是UVM中的一个重要组件，用于控制和管理transaction或sequence的执行。它是virtual sequencer的一部分，负责与driver相连并发送数据或控制信息。virtual sequencer包含了sub sequencer的句柄，用以控制这些sub sequencer的操作。当多个sequence试图挂载到同一个sequencer时，需要在sequencer上添加仲裁功能。

在UVM中使用uvm_sequence::start(SEQUENCER)来完成sequence到sequencer的挂载操作。首先需要定义virtual sequencer，其中包含各个env中的子sequencer类型的指针。然后在base_test中实例化virtual sequencer，并将其与各env的sequencer连接起来。接下来定义virtual sequence，在其中实例化多个sequence，并声明指向对应的virtual sequencer的p_sequencer，用于使用virtual sequencer中的sub sequencer句柄。最后，在具体的test定义中，利用uvm_config_db将virtual sequencer的default_sequence设置为具体的virtual sequence。

在sequence中可以使用config_db来访问和设置配置信息。可以通过完整路径来访问sequence的config_db。