prbs 32 verilog

### PRBS 32 实现

伪随机二进制序列 (PRBS) 是一种用于测试通信系统的信号模式。对于长度为 32 的 PRBS 序列，在 Verilog 中可以通过线性反馈移位寄存器 (LFSR) 来实现[^1]。

以下是基于 LFSR 的 PRBS-32 在 Verilog 中的一种具体实现方式：

module prbs32 (
    input wire clk,
    input wire rst_n, // active low reset
    output reg [31:0] q
);
    
    always @(posedge clk or negedge rst_n) begin : proc_q
        if (~rst_n) begin
            q <= 32'hAAAAAAAA; // initial seed value
        end else begin
            q[31:1] <= q[30:0];
            q[0] <= ^(q & 32'b10000000000000000000000000000011); // feedback polynomial x^32 + x^31 + x^29 + x^1
        end
    end
    
endmodule

此模块定义了一个名为 `prbs32` 的实体，它接受时钟输入 (`clk`) 和低电平有效的复位信号 (`rst_n`) 并输出一个 32 位宽的数据流 (`q`). 当接收到上升沿触发的时钟脉冲时，内部状态会更新；当检测到负边沿复位信号时，则初始化种子值[^1].