48M时钟产生12M时钟Verilog代码

以下是一个基于分频器的Verilog代码示例，用于将48MHz时钟转换为12MHz时钟：

module clk_divider (
  input clk_in,
  output reg clk_out
);

reg [3:0] counter = 4'd0;

always @(posedge clk_in) begin
  if (counter == 4'd4) begin
    counter <= 4'd0;
    clk_out <= ~clk_out;
  end else begin
    counter <= counter + 4'd1;
  end
end

endmodule

以上代码使用一个4位计数器来跟踪输入时钟的周期，并在每4个周期时切换输出时钟的状态，从而生成12MHz的时钟。请注意，此代码仅用于演示目的，实际应用中可能需要更复杂的电路来确保精准的时钟频率转换。