设计一个自动售货机逻辑电路。用verilog 语言写出

以下是一个简单的自动售货机逻辑电路的Verilog代码：

module vending_machine(
    input clk,      // 时钟信号
    input reset,    // 复位信号
    input coin,     // 投币信号
    input button,   // 按钮信号
    output reg disp // 产品出货信号
);

// 状态机状态定义
parameter IDLE = 2'b00;
parameter COIN = 2'b01;
parameter BUTTON = 2'b10;
parameter DISPENSE = 2'b11;

// 状态机状态寄存器
reg [1:0] state;

// 状态机行为逻辑
always@(posedge clk, posedge reset)
begin
    if(reset)
        state <= IDLE;
    else
    begin
        case(state)
            IDLE: 
                if(coin)
                    state <= COIN;
                else
                    state <= IDLE;
            COIN: 
                if(button)
                    state <= BUTTON;
                else if(!coin)
                    state <= IDLE;
                else
                    state <= COIN;
            BUTTON:
                if(!button)
                    state <= DISPENSE;
                else
                    state <= BUTTON;
            DISPENSE:
                begin
                    disp <= 1'b1;
                    state <= IDLE;
                end
        endcase
    end
end

endmodule

该代码实现了一个简单的自动售货机，其中状态机包含四个状态：空闲状态（IDLE）、投币状态（COIN）、按按钮状态（BUTTON）和出货状态（DISPENSE）。在空闲状态下，如果有投币信号，状态机转移到投币状态；在投币状态下，如果有按按钮信号，则状态机转移到按按钮状态，如果没有投币信号，则状态机返回到空闲状态；在按按钮状态下，如果没有按按钮信号，则状态机转移到出货状态，否则状态机保持在按按钮状态；在出货状态下，产品出货信号被设置为1，状态机返回到空闲状态。