sv中for 和case 嵌套

如果您在这里指的是SV（SystemVerilog），那么for循环和case语句也可以嵌套。下面是一个例子：

for(int i=0; i<10; i++) begin
    case(i)
        0: $display("i is 0");
        1: $display("i is 1");
        default: $display("i is not 0 or 1");
    endcase
end

这段代码中，for循环的循环条件为i从0开始到9结束，每次循环执行case语句。当i为0时，输出"i is 0"，当i为1时，输出"i is 1"，否则输出"i is not 0 or 1"。注意，在case语句中使用$display函数来输出结果。此外，SystemVerilog中的case语句不需要使用break语句跳出。