采用Verilog HDL语言设计分频器，实现以下功能： 1. 输出时钟周期为1s的分频时钟信号； 2. 通过LED灯或数码管显示秒数，可对9s内的秒数进行计数； 3. 当按下复位按键时，重新开始计数。

以下是一个简单的Verilog HDL设计，实现了上述功能：

module divider(
  input clk, // 输入时钟信号
  input reset, // 复位信号
  output reg [3:0] count, // 秒数计数器
  output reg clk_out // 分频时钟信号
);

reg [23:0] counter; // 24位计数器，用于计算1s时钟周期

always @(posedge clk or posedge reset) begin
  if (reset) begin
    counter <= 0;
    count <= 0;
    clk_out <= 0;
  end else begin
    counter <= counter + 1;
    if (counter == 24000000) begin // 1s时钟周期为24000000个时钟周期
      counter <= 0;
      clk_out <= ~clk_out; // 产生分频时钟信号
      count <= count + 1; // 秒数计数器加1
      if (count == 10) begin // 秒数计数器最大为9，达到10后复位
        count <= 0;
      end
    end
  end
end

endmodule

这个设计包含一个24位计数器，用于计算1s时钟周期。当计数器达到24000000时，1s时钟周期结束，分频时钟信号反转，秒数计数器加1。当秒数计数器达到10时，复位回0。当复位信号为高电平时，所有状态都会被重置为初始状态。可以通过修改输出端口的类型和数位来适应不同的LED灯或数码管。