在FPGA实际开发项目中，一般会用到哪些verilog设计模块，或者说IP核

在FPGA实际开发项目中，常用的Verilog设计模块和IP核包括：

1. 时钟模块：用于生成各种时钟信号，包括PLL、DCM等。

2. 存储器模块：包括RAM、ROM等，用于存储数据。

3. FIFO模块：用于缓存数据，实现数据的流水线传输。

4. 串口模块：用于实现串口通信，包括UART、SPI、I2C等。

5. DMA模块：用于实现DMA传输，提高数据传输速率。

6. GPIO模块：用于控制输入输出口，实现与外部设备的交互。

7. PWM模块：用于实现脉冲宽度调制，控制电机等设备。

8. 视频处理模块：用于实现视频的采集、显示、编解码等。

9. 网络通信模块：用于实现网络通信功能，包括以太网、WiFi等。

以上是常用的Verilog设计模块和IP核，具体的应用还会根据项目需求而有所不同。