秒计时器 verilog

以下是一个基本的秒计时器 Verilog 代码：

module timer(clk, reset, enable, sec_out);

input clk; // clock input
input reset; // reset input
input enable; // enable input
output reg sec_out; // output of seconds

reg [23:0] count; // 24-bit internal counter

always @(posedge clk or posedge reset)
begin
    if (reset) // reset counter
        count <= 0;
    else if (enable) // increment counter if enable is high
        count <= count + 1;
end

always @(posedge clk or posedge reset)
begin
    if (reset) // reset seconds output
        sec_out <= 1'b0;
    else if (count == 24000000) // 1 second has passed (assuming 24 MHz clock)
    begin
        sec_out <= ~sec_out; // toggle seconds output
        count <= 0; // reset counter
    end
end

endmodule

在上面的代码中，我们使用了一个 24 位的计数器来计算经过的时间。如果使能信号 enable 为高，计数器将每个时钟周期递增一次。当计数器达到 24000000（24 MHz 时钟下的 1 秒）时，秒输出 sec_out 将翻转，并将计数器重置为 0。

请注意，上面的代码仅提供了一个基本的秒计时器实现，并且可能需要根据特定应用程序的要求进行修改。