用FPGA设计完成4*4矩阵的转置设计，输入为一个元素4bit，请写出verilog代码

在Verilog语言中，设计一个4x4矩阵的转置FPGA模块，通常会涉及存储矩阵数据、遍历矩阵并对行进行交换得到转置后的结果。这里是一个简化版的示例，假设我们用的是一个简单的线性RAM来存储矩阵，并且每个元素宽度为4位：

module matrix_transpose(
    input [3:0] clk,       // 主时钟
    input wire [3:0][3:0] in_data,   // 输入4x4矩阵
    input wire [3:0] enable,     // 控制信号，当enable=1时开始转置
    output reg [3:0][3:0] out_data  // 输出转置后的4x4矩阵
);

// 线性RAM用于存储矩阵
wire [3:0][15:0] ram [0:15];  // RAM大小根据矩阵的实际需求调整
reg [3:0] mem_addr;             // 内存地址

always @(posedge clk) begin
    if (enable) begin
        mem_addr <= {mem_addr[1:0], in_data[0]};  // 每次时钟沿，地址更新为当前行和列
        ram[mem_addr] <= in_data;               // 存储输入矩阵的数据
        mem_addr <= mem_addr + 4'b0001;         // 移动到下一个位置
    end else if (mem_addr == 16'd16) begin  // 转置结束，将所有列放回原地址
        mem_addr <= 16'd0;
        for (int i = 0; i < 16; i++) begin
            out_data[i] <= ram[i];
        end
    end
end

// 输出模块，读取并连接转置后的数据
assign out_data[0:3] = ram[mem_addr+1];
assign out_data[4:7] = ram[mem_addr+2];
assign out_data[8:11] = ram[mem_addr+3];
assign out_data[12:15] = ram[mem_addr];

endmodule