verilog双边沿触发

Verilog中实现双边沿触发可以使用以下代码：

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        // reset state
    end else begin
        if (posedge clk) begin
            // positive edge triggered state
        end else begin
            // negative edge triggered state
        end
    end
end

其中，`clk`为时钟信号，`rst`为复位信号。