如何在Quartus设计环境中构建一个相位累加器，将其输出用作可编程只读存储器(ROM)地址输入，从而驱动DDS模块实现频率可调的正弦波发生器？请提供详细的Verilog代码示例，并说明如何集成按键控制频率调整功能。

在Quartus设计环境中构建一个相位累加器并将其作为ROM地址输入，首先你需要了解基本的Verilog语言以及硬件描述语言(HDL)的原理。以下是一个简单的Verilog代码示例，用于创建一个相位累加器，同时包含一个按键模块用于频率调整：

module phase_accumulator (
    input wire clk,
    input wire [7:0] key_input, // 按键输入
    output reg [15:0] phase_out // 相位累加器输出
);

reg [7:0] phase_register; // 8位相位寄存器
integer phase_increment = 1; // 初始相位增量

always @(posedge clk) begin
    if (key_input == 0) // 如果按键按下，停止累加
        phase_register <= {phase_register[6:0], 0};
    else // 否则累加
        phase_register <= phase_register + phase_increment;
    end
    
    phase_out <= phase_register; // 将相位寄存器的内容赋值给输出
end

// 按键频率调整部分
integer freq_step = 1; // 每次按键增加的频率步进值
always @(posedge clk) begin
    if (key_input) // 当按键被按下
        phase_increment += freq_step;
end