fpga的always捕捉双边沿

FPGA（Field-Programmable Gate Array）中的`always @(posedge clk or negedge reset)`语句是用来描述一个触发器或逻辑块的行为，它会在时钟（clk）的上升沿或者复位（reset）信号的下降沿触发。`posedge`表示正向边缘，`negedge`表示负向边缘。这个结构通常用于实现同步逻辑，即当系统时钟或外部触发信号改变状态时，`always`块内的代码会被执行。

`always @(posedge clk or negedge reset)`的意思是，当时钟的正向边缘（时钟从低电平变为高电平）到来，或者复位信号的负向边缘（复位从高电平变为低电平）到来时，该always块内的代码会被执行一次。这样可以用来检测和响应时钟事件，比如在时钟的上升沿捕获输入信号的状态变化。

相关问题：
1. 在FPGA中，为什么要使用`always @(posedge clk or negedge reset)`?
2. 如何利用这个结构实现双边沿触发的计数器？
3. 在设计FPGA时，何时会优先选择`posedge`而不是`negedge`？