用verilog语言写一个串行数据接收器

下面是一个用Verilog语言写的简单串行数据接收器的示例代码：

module SerialReceiver(
  input wire clk,
  input wire reset,
  input wire serial_in,
  output reg [7:0] received_data
);

  reg [3:0] bit_counter;
  reg [7:0] shift_reg;

  always @(posedge clk or posedge reset) begin
    if (reset) begin
      bit_counter <= 4'b0000;
      shift_reg <= 8'b00000000;
    end else begin
      if (bit_counter == 4'b1111) begin
        received_data <= shift_reg;
        bit_counter <= 4'b0000;
      end else begin
        bit_counter <= bit_counter + 1;
        shift_reg <= {shift_reg[6:0], serial_in};
      end
    end
  end

endmodule

请注意，这只是一个简单的示例，实际应用中可能需要更多的逻辑来解决同步和错误检测等问题。同时，该代码还使用了一个4位的计数器(bit_counter)和一个8位的移位寄存器(shift_reg)来接收并存储串行数据。