vivado fixed point floating point

### Vivado 中定点数和浮点数的配置与使用

#### 一、Vivado中的数据类型支持
Xilinx 的 Vivado 工具链提供了强大的硬件描述能力，对于定点数和浮点数的支持尤为突出。在高层次综合(HLS)过程中，可以通过C/C++/SystemC编写算法并指定变量的数据类型为固定点(fixed-point)[^2]。

#### 二、定点数定义
为了提高性能降低功耗，在许多情况下会选择使用定点数代替浮点数来完成计算任务。Verilog 或 VHDL 设计者可以在代码中通过特定语法声明一个带有明确宽度以及小数位置参数的信号作为定点数值表示形式[^3]。
例如：

wire signed [15:0] fixed_point_number;
// 假设该值代表Q1.15格式即一位符号位加十五位分数部分

#### 三、浮点数操作
当确实需要执行高精度算术运算时，则可利用IP核或者调用库函数来进行单双精度IEEE754标准下的浮点数处理工作。HLS允许开发者直接运用内置类型的float/double而无需关心底层细节；而对于RTL级编程而言则可能涉及到第三方提供的软核或是自定义模块开发[^1]。

#### 四、具体实例说明
假设要在一个FPGA项目里实现简单的乘法器功能接受两个输入分别为a,b均为16bit带符号整型（其中含有一位符号位），输出c同样采用相同规格表达其结果：

##### Verilog 实现方案片段如下所示：

module multiplier (
    input wire clk,
    input wire rst_n,

    // 输入端口
    input wire signed [15:0] a, b,
    
    // 输出端口
    output reg signed [16:0] c
);
always @(posedge clk or negedge rst_n) begin : proc_c
    if (!rst_n)
        c <= 16'b0;
    else
        c <= (a * b); // 这里的乘积会自动扩展到合适的大小以容纳最大可能的结果范围
end
endmodule

此段程序展示了如何创建一个基本的同步复位触发器结构用于保存最终相乘后的产物，并且注意到了溢出保护机制。

#### 五、高级特性介绍
除了上述基础概念之外,Vivado HLS还提供了一系列优化选项使得工程师能够更加灵活地控制生成逻辑电路的行为模式比如流水线(pipeline),资源共享(resource sharing)等技术手段进一步提升效率减少延迟时间。