写一个代码，要求将其中一个clk1的信号搬移到clk2，din只在din_vld为高时有效，din_vld不会连续输入，脉冲间隔大于5个clk1周期，clk1与clk2频率约束关系为：Freq(clk2)/4<=Freqq(clk1)<=4*Freq(clk2)

这是一个涉及异步数据传输和时序同步的问题，通常在数字系统设计中遇到。下面是一个简单的Verilog代码片段，展示了如何实现这个需求：

module data_transfer (
    input clk1,         // 主时钟
    input rst_n,        // 系统复位信号
    input din_vld,      // 数据有效信号
    input [7:0] din,   // 输入数据
    output reg clk2,    // 输出时钟
    output reg din_out  // 输出数据
);

parameter Freq_ratio = 4;  // 频率比约束

// 模拟时钟分频器
always @(posedge clk1 or negedge rst_n) begin
    if (!rst_n) begin
        clk2 <= '0';
        din_out <= 'Z';  // 清零输出数据
    end else if (din_vld) begin
        // 检查din_vld是否满足间隔条件
        if (!clk2 || (cnt >= Freq_ratio - 1)) begin
            cnt <= 0;
        end else begin
            cnt <= cnt + 1;
        end
        
        // 如果间隔满足，更新输出时钟和数据
        if (cnt == Freq_ratio - 1) begin
            clk2 <= ~clk2;  // 使clk2翻转
            din_out <= din;   // 将din的数据保持到下一个时钟周期
        end
    end
end

reg [3:0] cnt = 0; // 计数器，用于检测间隔
wire clk2_edge;     // clk2上升沿信号

assign clk2_edge = clk2 & ~clk2;  // 当clk2翻转时为高电平

// 异步数据捕获
always @posedge clk1-edge_clk2_edge begin
    if (clk2_edge) begin
        // 当clk2边缘到来且din_vld为高时，捕获数据
        if (din_vld) begin
            din_out <= din;  // 保存当前有效的din数据
        end
    end
end

// 频率约束检查
integer clk1_freq, clk2_freq;
always @(posedge clk1) begin
    clk1_freq <= 1'b1;
    @(posedge clk1);
    @(posedge clk1);
    @(posedge clk1);
    @(posedge clk1);
    @(posedge clk1);
    @(posedge clk2);
    clk1_freq <= $count(clk1);  // 求取clk1频率
    @(posedge clk1);
    @(posedge clk2);
    clk2_freq <= $count(clk2);  // 求取clk2频率
    if (Freq_ratio * clk2_freq > clk1_freq && clk1_freq > Freq_ratio * clk2_freq) begin
        $display("Warning: Frequency constraint violated!");
    end
end

//