举例说明foreach的用法

`foreach`是Verilog HDL（硬件描述语言）中的一种循环结构，通常用于遍历数组、向量或其他可以迭代的数据结构。它的基本语法如下：

foreach (variable within expression) {
    // 循环体内的代码
}

例如，如果你有一个八位的布尔型向量`input_vector`，你可以用`foreach`来依次检查每个元素：

reg [7:0] input_vector = {1'b0, 1'b1, 1'b0, 1'b1, 1'b0, 1'b1, 1'b0, 1'b1}; // 初始化向量

foreach (input_vector[i]) {
    if (input_vector[i]) {
        $display("Element %d is '1'", i);
    }
}

在这个例子中，`foreach (input_vector[i])`会从`input_vector`的第一个元素开始，直到最后一个，每次循环都将当前元素赋值给`i`，然后检查该元素是否为真，如果是，则打印相应的索引位置。