n分频器 verilog_分频器设计——50MHZ(含verilog程序)

下面是一个简单的 Verilog 代码，用于将 50MHz 的时钟信号分频为 1Hz 的输出信号：

module divider (
  input clk,
  output reg out
);

reg [24:0] count;

always @(posedge clk) begin
  if (count == 50000000) begin
    count <= 0;
    out <= ~out;
  end else begin
    count <= count + 1;
  end
end

endmodule

在这个代码中，我们首先声明了一个 `divider` 模块，该模块有一个输入信号 `clk` 和一个输出信号 `out`。 `clk` 是 50MHz 的时钟信号， `out` 是 1Hz 的输出信号。

然后我们声明了一个 25 位的寄存器 `count`，用于计数。在每个时钟周期的上升沿，我们检查计数器是否已经达到 50000000，如果是，我们将计数器重置为零，并且将输出信号取反。否则，我们将计数器加一。

这样，当计数器达到 50000000 时，输出信号将会改变一次，从而将 50MHz 的时钟信号分频为 1Hz 的信号。