makefile里的#$@

在Makefile中，`#$@`是一个自动化变量，它代表了当前目标的名称。当Makefile中有多个目标需要生成时，可以使用`#$@`来引用当前正在生成的目标名称，以便在命令中使用该名称。

例如，以下Makefile中的目标`hello`和`world`使用了`#$@`变量来打印当前正在生成的目标名称：

hello:
    @echo "Hello, #$@!"

world:
    @echo "Hello, #$@!"

当执行`make hello`命令时，输出为：

Hello, hello!

当执行`make world`命令时，输出为：

Hello, world!

相关问题

makefile里的$@

在 Makefile 中，$@ 表示规则中的目标文件名。它是一个自动化变量，代表当前规则的目标文件。例如：

target: dependency
    command

在上面的规则中，$@ 就代表 target。

当 Makefile 执行这个规则时，会检查 target 是否存在或者是否需要更新。如果需要更新，就会执行规则中的 command 命令，其中可以使用 $@ 来代表规则中的目标文件名。

例如：假设有一个 Makefile 规则如下：

hello: main.c hello.c
    gcc -o $@ $^

这个规则表示如果 main.c 或者 hello.c 有更新，就需要重新编译生成可执行文件 hello。$@ 代表的是规则中的目标文件名 hello，$^ 代表的是规则中的所有依赖文件，即 main.c 和 hello.c。因此，上面的规则相当于执行了以下命令：

gcc -o hello main.c hello.c

makefile中的$@

在C语言的Makefile中，$@是一个自动化变量，表示当前规则中的目标文件名。它可以用于指代当前规则中的目标文件，方便在规则中使用目标文件名。

举个例子，假设我们有一个Makefile文件，其中有以下规则：

main: main.o func.o
    gcc -o $@ $^

main.o: main.c
    gcc -c $<

func.o: func.c
    gcc -c $<

在这个例子中，$@被用于表示目标文件名，即main。在第二行的规则中，$@被用于指代目标文件名main，^表示所有的依赖文件，即main.o和func.o。因此，这条规则的意思是将main.o和func.o链接成可执行文件main。

在第四行和第六行的规则中，$@被用于表示目标文件名，$<表示第一个依赖文件。因此，这两条规则的意思是将main.c编译成main.o，将func.c编译成func.o。

通过使用$@，我们可以在Makefile中方便地引用目标文件名，使得规则更加灵活和可维护。