Verilog代码module data_test(AB_SW,A,B); input[2:0] AB_SW; output[31:0] A,B; reg[31:0] A,B; wire[2:0] AB_SW; always@(*) begin case(AB_SW) 3'b000:begin A=32'h0000_0000; B=32'h0000_0000; end 3'b001:begin A=32'h0000_0003; B=32'h0000_0607; end 3'b010:begin A=32'h8000_0000; B=32'h8000_0000; end 3'b011:begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end 3'b100:begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end 3'b101:begin A=32'h8000_0000; B=32'hFFFF_FFFF; end 3'b110:begin A=32'hFFFF_FFFF; B=32'h8000_0000; end 3'b111:begin A=32'h1234_5678; B=32'h1111_2222; end default:begin A=32'h9ABC_DEF0; B=32'h1111_2222; end endcase end endmodule，加注释

// 定义模块 data_test，包含输入端口 AB_SW 和输出端口 A、B
module data_test(AB_SW, A, B);

    // 定义输入端口 AB_SW，包括 3 位二进制数
    input [2:0] AB_SW;
    
    // 定义输出端口 A、B，包括 32 位二进制数
    output [31:0] A, B;
    
    // 定义寄存器 A、B，初始值为 0
    reg [31:0] A, B;
    
    // 定义线路 AB_SW
    wire [2:0] AB_SW;
    
    // always 块，当输入端口 AB_SW 改变时执行
    always @(*) begin
        
        // case 语句，根据输入端口 AB_SW 的值选择不同的赋值操作
        case (AB_SW)
        
            // 当 AB_SW = 000 时，A、B 的值分别为 0
            3'b000: begin
                A = 32'h0000_0000;
                B = 32'h0000_0000;
            end
            
            // 当 AB_SW = 001 时，A 的值为 3，B 的值为 1543
            3'b001: begin
                A = 32'h0000_0003;
                B = 32'h0000_0607;
            end
            
            // 当 AB_SW = 010 时，A、B 的值分别为 -2147483648
            3'b010: begin
                A = 32'h8000_0000;
                B = 32'h8000_0000;
            end
            
            // 当 AB_SW = 011 时，A、B 的值分别为 2147483647
            3'b011: begin
                A = 32'h7FFF_FFFF;
                B = 32'h7FFF_FFFF;
            end
            
            // 当 AB_SW = 100 时，A、B 的值分别为 -1
            3'b100: begin
                A = 32'hFFFF_FFFF;
                B = 32'hFFFF_FFFF;
            end
            
            // 当 AB_SW = 101 时，A 的值为 -2147483648，B 的值为 2147483647
            3'b101: begin
                A = 32'h8000_0000;
                B = 32'hFFFF_FFFF;
            end
            
            // 当 AB_SW = 110 时，A 的值为 2147483647，B 的值为 -2147483648
            3'b110: begin
                A = 32'hFFFF_FFFF;
                B = 32'h8000_0000;
            end
            
            // 当 AB_SW = 111 时，A 的值为 305419896，B 的值为 287454020
            3'b111: begin
                A = 32'h1234_5678;
                B = 32'h1111_2222;
            end
            
            // 默认情况下，A 的值为 -1704967296，B 的值为 287454020
            default: begin
                A = 32'h9ABC_DEF0;
                B = 32'h1111_2222;
            end
            
        endcase
    end
endmodule