verilog中parameter real 和 parameter区别

在Verilog中，parameter是一种常量定义方式，用于在模块内定义常量。它可以是整数、实数、字符串等类型。parameter定义的常量在编译时被赋值，其值不能被修改。

parameter real是一种特定类型的parameter，用于定义实数常量。它可以用于定义模拟器中使用的实数常量，如模拟器中使用的时钟周期等。

在Verilog中，parameter和parameter real的主要区别在于类型。parameter可以是任何类型的常量，而parameter real只能是实数类型的常量。此外，parameter real可以用于模拟器中的实数计算，而parameter不具备这样的功能。