设计VHDL语言程序，完成10分频电路描述，并进行时序仿真； （2）在（1）基础上，思考如何完成100分频电路的设计，设计电路并完成时序仿真； （3）将程序、原理图及仿真结果存放于Word文档内，以附件形式上交至课程平台。

在设计VHDL语言程序来实现频率分频电路时，首先从基础的10分频电路开始：

（1）10分频电路设计步骤：
- 定义一个名为"Counter"的实体（Entity），包含输入脉冲（Clock）和输出分频后的信号（DividedClock）。
- 实体（Architecture）内部，你可以创建一个计数器模块，比如十进制二进制编码的减法计数器，每接收到一个时钟脉冲就减1，当计数到9时跳回0，输出一次分频的信号。
- 使用process块处理时钟事件，每当时钟上升沿到来时更新计数状态。

entity Counter_10 is
    Port ( Clock : in std_logic;
           DividedClock : out std_logic);
end entity Counter_10;

architecture Behavioral of Counter_10 is
begin
    process(Clock)
        variable count : integer range 0 to 9 := 0;
    begin
        if RisingEdge(Clock) then
            if count = 9 then
                count <= 0;
            else
                count <= count + 1;
            end if;
            DividedClock <= '1' when count /= 0 else '0';
        end if;
    end process;
end Behavioral;