四选一数据选择器代码

以下是一个使用Verilog HDL描述的四选一数据选择器的代码示例：

module mux4to1(input [3:0] A, input [1:0] S, output reg Y);
    always @ (A or S)
        case ({S})
            2'b00: Y = A[0];
            2'b01: Y = A[1];
            2'b10: Y = A[2];
            2'b11: Y = A[3];
        endcase
endmodule

在上面的代码中，`A`是四个输入信号，`S`是选择输入，`Y`是输出信号。根据选择输入的值，使用`case`语句选择需要输出的信号。最后将输出值赋给输出端口`Y`。