给我一段算术逻辑运算单元ALU的仿真测试

好的，以下是一段ALU的仿真测试代码（Verilog语言）：

module ALU(input [31:0] A, //输入A
           input [31:0] B, //输入B
           input [3:0] ALUOp, //ALU操作码
           output reg [31:0] Out, //输出结果
           output reg Zero //零标志位
           );
           
   always @(*) begin
      case(ALUOp)
         4'b0000: Out = A + B; //加法
         4'b0001: Out = A - B; //减法
         4'b0010: Out = A & B; //与运算
         4'b0011: Out = A | B; //或运算
         4'b0100: Out = A ^ B; //异或运算
         4'b0101: Out = ~A; //取反
         4'b0110: Out = A << 1; //左移1位
         4'b0111: Out = A >> 1; //右移1位
         default: Out = 0; //默认为0
      endcase
      
      if(Out == 0) Zero = 1; //判断是否为零
      else Zero = 0;
   end
   
endmodule

上面的代码定义了一个ALU模块，接收两个32位输入A和B，一个4位ALU操作码ALUOp，并输出结果Out和零标志位Zero。根据不同的操作码，进行不同的运算，包括加法、减法、与运算、或运算、异或运算、取反、左移、右移。最后，根据输出结果判断是否为零，并将结果保存在零标志位中。

您可以使用Verilog仿真工具对该代码进行仿真测试，以验证ALU的正确性和功能。