帮我写一下这段代码的tb文件：module timemokuai(clk,reset,flag,s,m,time_enable);// 端口的定义 input clk,reset,flag; output [7:0] s; //输出的秒 output [7:0] m; //输出的分 output time_enable; //输出的控制计费的信号 reg [7:0] s; reg [7:0] m; wire time_enable; always@(posedge clk or negedge reset) //异步复位 begin if(!reset) //低电平有效 begin //复位 s<=8'H00; m<=8'H00; end else if(flag==1'b1) begin if(s[3:0]==4'B1001) // 秒的低四位是9 begin s[3:0]<=4'B0000; //清零 if(s[7:4]==4'B0101) // 秒的高四位是5 begin s[7:4]<=4'B0000; //清零 if(m[3:0]==4'B1001) // 分的低四位是9 begin m[3:0]<=4'B0000; //清零 if(m[7:4]==4'B1001) // 分的高四位是9 m[7:4]<=4'B0000; //清零 else m[7:4]<=m[7:4]+4'B0001; // 分的高四位不是9加一 end else m[3:0]<=m[3:0]+4'B0001; //分的低四位不是9加一 end else s[7:4]<=s[7:4]+4'B0001; // 秒的高四位不是5加一 end else s[3:0]<=s[3:0]+4'B0001; //秒的低四位不是9加一 end end assign time_enable=((m[7:0]>8'H01)&&(s[7:0]==8'H00))?1'b1:1'b0; endmodule

module timemokuai(
input clk,
input reset,
input flag,
output reg [7:0] s,
output reg [7:0] m,
output reg time_enable
);

always @(posedge clk or negedge reset) begin
if(!reset) begin
s <= 8'h00;
m <= 8'h00;
end
else if(flag == 1'b1) begin
if(s[3:0] == 4'b1001) begin
s[3:0] <= 4'b0000;
if(s[7:4] == 4'b0101) begin
s[7:4] <= 4'b0000;
if(m[3:0] == 4'b1001) begin
m[3:0] <= 4'b0000;
if(m[7:4] == 4'b1001) begin
m[7:4] <= 4'b0000;
end
else begin
m[7:4] <= m[7:4] + 4'b0001;
end
end
else begin
m[3:0] <= m[3:0] + 4'b0001;
end
end
else begin
s[7:4] <= s[7:4] + 4'b0001;
end
end
else begin
s[3:0] <= s[3:0] + 4'b0001;
end
end
end

assign time_enable = ((m[7:0] > 8'h01) && (s[7:0] == 8'h00)) ? 1'b1 : 1'b0;

endmodule