UVM_VBT=UVM_NONE

时间: 2024-08-29 22:00:48 浏览: 80
在通用验证平台(UVM, Universal Verification Methodology)中,`UVM_VBT`是一个宏定义,代表"User Verification Build Time"。当设置为`UVM_NONE`时,它意味着在用户构建时间阶段,不启用任何自定义的验证构建工具或配置。这通常用于简化配置,避免额外的验证流程,使得环境更易于管理和标准化。 默认情况下,如果`UVM_VBT`未显式设置,它可能会采用系统预设值或某些默认的行为。将`UVM_VBT`设置为`UVM_NONE`可以确保在运行时不依赖于特定的验证构建过程,这对于那些只需要基本UVM功能而不需要复杂定制的项目来说是有意义的。
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uvm_severity master_pslverr_status_severity = UVM_WARNING

这段代码使用了 UVM 库中的 uvm_severity 枚举类型,并将其赋值为 UVM_WARNING。同时,它还声明了一个名为 master_pslverr_status_severity 的变量,并将其类型设置为 uvm_severity。这个变量可能会在某个测试中用于控制 UVM 报告的详细程度。更具体地说,它将控制在仿真过程中产生的 pslverr_status 错误的严重程度。如果错误的严重程度为 UVM_WARNING,则该错误将被视为警告,并且不会导致仿真停止。

makefile中../simv +UVM_TESRNAME=$(TC) $(SIM_OPT) | tee run.log 是什么意思

这个makefile命令的含义是运行一个名为simv的可执行文件,并传递两个参数:+UVM_TESTNAME=$(TC)和$(SIM_OPT),同时将输出信息输出到文件run.log中。 具体来说,../simv表示要运行的可执行文件的路径。+UVM_TESTNAME=$(TC)表示传递一个参数+UVM_TESTNAME,它的值是makefile变量$(TC)的值。$(SIM_OPT)表示传递另一个参数$(SIM_OPT)的值。 “|”是管道符号,它表示将命令的输出传递给另一个命令。在这个命令中,tee命令用于将标准输出复制一份输出到文件run.log中,这样既可以在终端上看到输出信息,又可以将输出日志保存到文件中。 因此,这个命令的含义是:运行可执行文件simv,并传递两个参数+UVM_TESTNAME=$(TC)和$(SIM_OPT),同时将输出信息输出到文件run.log中。 希望这个解释能够帮助你理解makefile规则中的命令。
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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

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