UVM_VBT=UVM_NONE

时间: 2024-08-29 22:00:48 浏览: 50
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UVM_PACKER学习.docx

在通用验证平台(UVM, Universal Verification Methodology)中，`UVM_VBT`是一个宏定义，代表"User Verification Build Time"。当设置为`UVM_NONE`时，它意味着在用户构建时间阶段，不启用任何自定义的验证构建工具或配置。这通常用于简化配置，避免额外的验证流程，使得环境更易于管理和标准化。 默认情况下，如果`UVM_VBT`未显式设置，它可能会采用系统预设值或某些默认的行为。将`UVM_VBT`设置为`UVM_NONE`可以确保在运行时不依赖于特定的验证构建过程，这对于那些只需要基本UVM功能而不需要复杂定制的项目来说是有意义的。
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请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

uvm_info("", "TEST GENERATION DONE", UVM_NONE); 输出一条消息，表示测试生成完成。 super.report_phase(phase); 调用父类 uvm_test 的 report_phase 函数。 endfunction report_phase 函数...

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uvm_do_on_with(flp_if_normal_seq, p_sequencer.flp_if_seqr, {mode_seq == page_mode_vseq[i]; pause_seq == pause_vseq; rf_seq == rf_vseq;}) if (p_sequencer.vif.flp_if_vif.ack_finished == 1 || p_...

ask lvc_apb_master_driver::do_write(lvc_apb_transfer t); uvm_info(get_type_name(), "do_write ...", UVM_HIGH) @(vif.cb_mst); vif.cb_mst.paddr <= t.addr; vif.cb_mst.pwrite <= 1; vif.cb_mst.psel <= 1; vif.cb_mst.penable <= 0; vif.cb_mst.pwdata <= t.data; @(vif.cb_mst); vif.cb_mst.penable <= 1; #10ps; wait(vif.pready === 1); #1ps; if(vif.pslverr === 1) begin t.trans_status = ERROR; if(cfg.master_pslverr_status_severity == UVM_ERROR) uvm_error(get_type_name(), "PSLVERR asserted!") else uvm_warning(get_type_name(), "PSLVERR asserted!") end else begin t.trans_status = OK; end repeat(t.idle_cycles) this.do_idle(); endtask: do_write

这段代码是一个 APB 总线驱动器的写操作，其中 t 是一个包含地址和数据等信息的传输结构体。具体操作如下： 1. 首先打印一条消息，说明正在进行写操作； 2. 等待 CB（Conduit Bundle）Master 的一个时钟周期；...
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ifndef BASE_TEST__SV define BASE_TEST__SV class base_test extends uvm_test; my_env env; function new(string name = "base_test", uvm_component parent = null); super.new(name,parent); endfunction extern virtual function void build_phase(uvm_phase phase); extern virtual function void report_phase(uvm_phase phase); uvm_component_utils(base_test) endclass function void base_test::build_phase(uvm_phase phase); super.build_phase(phase); env = my_env::type_id::create("env", this); endfunction function void base_test::report_phase(uvm_phase phase); uvm_report_server server; int err_num; super.report_phase(phase); server = get_report_server(); err_num = server.get_severity_count(UVM_ERROR); if (err_num != 0) begin $display("TEST CASE FAILED"); end else begin $display("TEST CASE PASSED"); end endfunction endif

这是一段 System Verilog 代码，定义了一个名为 base_test 的类，继承自 uvm_test。在 build_phase 和 report_phase 函数中分别进行了测试环境的创建和测试结果的报告。

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

这是一个VMM（Verification Methodology Manual）风格的UVM（Universal Verification Methodology）测试类vbase_test的实现。以下是对每个函数的简要说明： - new函数：构造函数，用于初始化测试类的成员变量。...

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task lvc_apb_master_monitor::collect_transfer(); // Advance clock @(vif.cb_mon iff (vif.cb_mon.psel === 1'b1 && vif.cb_mon.penable === 1'b0)); trans_collected = lvc_apb_transfer::type_id::create("trans_collected"); case(vif.cb_mon.pwrite) 1'b1 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.pwdata; trans_collected.trans_kind = WRITE; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end 1'b0 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.prdata; trans_collected.trans_kind = READ; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end default : uvm_error(get_type_name(), "ERROR pwrite signal value") endcase endtask: collect_transfer

这段代码是关于一个名为 lvc_apb_master_monitor 的任务，它的作用是收集 APB 总线上的传输信息。在这个任务中，先是通过 lvc_apb_transfer::type_id::create("trans_collected") 创建了一个名为 trans_...

p_sequencer.vip_config.qpc[i].init(); create_qp.qp_ctx=p_sequencer.vip_config.qpc[i]; create_qp.qp_id=i; p_sequencer.vip_config.qp[i]=new(i,p_sequencer.vip_config.qpc[i].sq_addr,p_sequencer.vip_config.qpc[i].Log_SQ_Size,p_sequencer.vip_config.qpc[i].rq_addr,p_sequencer.vip_config.qpc[i].Log_RQ_Size,p_sequencer.vip_config.qpc[i].Log_RQ_WQE_Size); uvm_send(create_qp); uvm_info(get_type_name(),$sformatf("create_qp qpid=%0h info: %0s",i,p_sequencer.vip_config.qpc[i].sprint()),UVM_HIGH);

其中包括初始化一个p_sequencer.vip_config.qpc[i]对象、设置create_qp.qp_ctx为p_sequencer.vip_config.qpc[i]、设置create_qp.qp_id为i、创建一个p_sequencer.vip_config.qp[i]对象、并向UVM发送create_qp消息。...

下面代码的作用是什么：class scp_2_pdma_mem2perip_burst_test extends base_test; uvm_component_utils (scp_2_pdma_mem2perip_burst_test) virtual function void test_cfg(); endfunction function new (string name="scp_2_pdma_mem2perip_burst_test", uvm_component parent=null); super.new (name, parent); endfunction : new function void build_phase(uvm_phase phase); super.build_phase(phase); endfunction : build_phase task run_phase(uvm_phase phase); ahb1_spi0_std_mode_sequence ahb1_spi0_std_mode_seq; ahb_master_8corecfg_sequence ahb_mst_8ccfg_seq; sysctrl_dma_config_sequence stsctrl_dma_seq; pdma_config_mem2perip_burst_sequence pdma_cfg_mem2perip_burst_seq; super.run_phase(phase); ahb1_spi0_std_mode_seq = ahb1_spi0_std_mode_sequence::type_id::create("ahb1_spi0_std_mode_seq"); ahb_mst_8ccfg_seq = ahb_master_8corecfg_sequence::type_id::create("ahb_mst_8ccfg_seq"); stsctrl_dma_seq = sysctrl_dma_config_sequence::type_id::create("stsctrl_dma_seq"); pdma_cfg_mem2perip_burst_seq = pdma_config_mem2perip_burst_sequence::type_id::create("pdma_cfg_mem2perip_burst_seq"); phase.raise_objection(this); // seq.starting_phase = phase; ahb1_spi0_std_mode_seq.start(env.scp_2_8core_master_agent.sequencer); ahb_mst_8ccfg_seq.start(env.scp_2_8core_master_agent.sequencer); stsctrl_dma_seq.start(env.scp_2_8core_master_agent.sequencer); pdma_cfg_mem2perip_burst_seq.start(env.scp_2_8core_master_agent.sequencer); phase.drop_objection(this); endtask endclass

这段代码定义了一个类 "scp_2_pdma_mem2perip_burst_test"，它是 "base_test" 类的子类，并且使用了 UVM （Universal Verification Methodology）框架。这个类包含以下成员函数：test_cfg() 和 new()，以及 build_...

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