module ps2_1( input sys_clk, input sys_rst_n, input [7 : 0] in, output done ); // 代码量预计15行 endmodule

这是一个 Verilog 的模块，包含一个时钟输入 sys_clk，一个复位信号输入 sys_rst_n，一个 8 位数据输入 in，一个完成信号输出 done。代码如下：

module ps2_1(
    input           sys_clk,
    input           sys_rst_n,
    input   [7:0]  in,
    output          done
);

    // your code here

endmodule

需要注意的是，代码量预计为 15 行，但实际代码的长度可能会因为需要完成的功能而有所不同。

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// SYS_CLK_FREQ表示输入时钟频率；TARGET_CLK_FREQ表示目标时钟频率；N表示计数器的位宽 module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)( input sys_clk, input sys_rst_n, output clk_out ); // 请在下面添加代码，对输入时钟（100MHz）进行10分频 // 代码量预计10~13行 /****** Begin / / End ******/ endmodule输入信号： 时钟周期为10ns（100MHz）； 0ns: sys_clk = 0, sys_rst_n = 0； 20ns: sys_rst_n = 1； 复位信号无效后，再经历20个时钟上升沿。 预期输出： VCD info: dumpfile waveform.vcd opened for output. At time 0ns: sys_rst_n = 0, clk_out = x At time 5ns: sys_rst_n = 0, clk_out = 0 At time 20ns: sys_rst_n = 1, clk_out = 0 At time 65ns: sys_rst_n = 1, clk_out = 1 At time 115ns: sys_rst_n = 1, clk_out = 0 At time 165ns: sys_rst_n = 1, clk_out = 1 At time 215ns: sys_rst_n = 1, clk_out = 0

以下是实现代码：

module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)(
input sys_clk,
input sys_rst_n,
output reg clk_out
);

reg [N-1:0] counter = 0;

always @(posedge sys_clk or negedge sys_rst_n) begin
if (~sys_rst_n) begin
clk_out <= 0;
counter <= 0;
end
else begin
if (counter == SYS_CLK_FREQ / (TARGET_CLK_FREQ * 10)) begin
clk_out <= ~clk_out;
counter <= 0;
end
else begin
counter <= counter + 1;
end
end
end

endmodule

代码分析：

该模块实现了一个简单的时钟分频器，将100MHz的输入时钟分频为10MHz。参数SYS_CLK_FREQ和TARGET_CLK_FREQ分别表示输入时钟频率和目标时钟频率，N表示计数器的位宽。

时钟分频的实现是通过计数器来实现的，每计数到一定值就翻转输出时钟的电平。具体地，计数器的值为SYS_CLK_FREQ / (TARGET_CLK_FREQ * 10)，因为需要分频10倍，所以分母中乘以10。当计数器的值达到该值时，输出时钟的电平翻转，并将计数器清零。

在模块的always块中，使用了posedge sys_clk和negedge sys_rst_n两个敏感信号来触发时钟分频的操作。当sys_rst_n为低电平时，表示复位信号有效，此时将输出时钟置为0，并将计数器清零；当sys_rst_n为高电平时，表示复位信号无效，此时根据计数器的值来翻转输出时钟的电平。

// SYS_CLK_FREQ表示输入时钟频率；TARGET_CLK_FREQ表示目标时钟频率；N表示计数器的位宽 module clken #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 4)( input sys_clk, input sys_rst_n, output clk_flag ); // 请在下面添加代码，针对输入时钟（100MHz）产生10分频使能时钟输出clk_flag // 代码量预计10~13行 /****** Begin / / End ******/ endmodule输入信号： 时钟周期为10ns（100MHz）； 0ns： sys_clk = 0, sys_rst_n = 0； 20ns: sys_rst_n = 1； 复位信号无效后，再经历20个时钟上升沿。 预期输出： VCD info: dumpfile waveform.vcd opened for output. At time 0ns: sys_rst_n = 0, clk_out = x At time 5ns: sys_rst_n = 0, clk_out = 0 At time 20ns: sys_rst_n = 1, clk_out = 0 At time 115ns: sys_rst_n = 1, clk_out = 1 At time 125ns: sys_rst_n = 1, clk_out = 0 At time 215ns: sys_rst_n = 1, clk_out = 1

下面是实现10分频的代码：

module clken #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 4)(
input sys_clk,
input sys_rst_n,
output reg clk_flag
);

reg [N-1:0] cnt;
localparam DIVIDE = SYS_CLK_FREQ / TARGET_CLK_FREQ;

always @(posedge sys_clk or negedge sys_rst_n) begin
if (~sys_rst_n) begin
cnt <= 0;
clk_flag <= 0;
end
else begin
cnt <= cnt + 1;
if (cnt == DIVIDE-1) begin
cnt <= 0;
clk_flag <= ~clk_flag;
end
end
end

endmodule

注意，这里使用了一个计数器 cnt，其位宽为 N。计数器在每个 sys_clk 上升沿时加 1，当 cnt 达到 SYS_CLK_FREQ/TARGET_CLK_FREQ 时，即达到了计数器最大值，则将 clk_flag 取反，并重置计数器 cnt 为 0。在复位信号 sys_rst_n 为低电平时，计数器和时钟输出都被重置为 0。