module ps2_1( input sys_clk, input sys_rst_n, input [7 : 0] in, output done ); // 代码量预计15行 endmodule

这是一个 Verilog 的模块，包含一个时钟输入 sys_clk，一个复位信号输入 sys_rst_n，一个 8 位数据输入 in，一个完成信号输出 done。代码如下：

module ps2_1(
    input           sys_clk,
    input           sys_rst_n,
    input   [7:0]  in,
    output          done
);

    // your code here

endmodule

需要注意的是，代码量预计为 15 行，但实际代码的长度可能会因为需要完成的功能而有所不同。