verilog中case模块中对两个输出连续赋值

在Verilog中，case语句可以用于根据不同的输入值生成不同的输出值。如果需要在case模块中对两个输出连续赋值，可以使用一个always块来实现。以下是一个例子：

module my_module(input [1:0] sel, output reg [3:0] out1, output reg [3:0] out2);

always @(*) begin
    case(sel)
        2'b00: begin
            out1 <= 4'b0001;
            out2 <= 4'b1000;
        end
        2'b01: begin
            out1 <= 4'b0010;
            out2 <= 4'b0100;
        end
        2'b10: begin
            out1 <= 4'b0100;
            out2 <= 4'b0010;
        end
        2'b11: begin
            out1 <= 4'b1000;
            out2 <= 4'b0001;
        end
    endcase
end

endmodule

在上面的例子中，根据输入sel的不同值，out1和out2会被赋值为不同的值。在每个case分支中，都有对out1和out2的连续赋值操作。使用always @(*)块可以确保每当输入sel改变时，都会重新计算输出值。