Vivado 2019.2

好的，明白了。那么让我们来看看如何使用 Verilog HDL 来设计一个2选1多路选择器。

首先，我们需要定义模块。这个模块将有两个输入信号（A 和 B）和一个选择信号（S），以及一个输出信号（Y）。代码如下：

module mux2to1(
  input A,
  input B,
  input S,
  output Y
);

接下来，我们需要根据选择信号 S 的值来决定输出信号 Y 的值。当 S=0 时，输出值为 A。当 S=1 时，输出值为 B。代码如下：

assign Y = (~S & A) | (S & B);

最终，完整的 Verilog HDL 代码如下：

module mux2to1(
  input A,
  input B,
  input S,
  output Y
);

  assign Y = (~S & A) | (S & B);

endmodule

接下来，我们需要编写仿真代码进行测试。仿真代码需要生成 A、B 和 S 信号的不同组合，以及检查 Y 信号是否正确。如下是一个简单的仿真代码示例：

module mux2to1_tb;

  reg A, B, S;
  wire Y;

  mux2to1 uut(
    .A(A),
    .B(B),
    .S(S),
    .Y(Y)
  );

  initial begin
    $dumpfile("mux2to1.vcd");
    $dumpvars(0, mux2to1_tb);

    A = 0;
    B = 0;
    S = 0;
    #10;
    if (Y !== 0) $error("Test failed: A=0, B=0, S=0");

    A = 0;
    B = 0;
    S = 1;
    #10;
    if (Y !== 0) $error("Test failed: A=0, B=0, S=1");

    A = 0;
    B = 1;
    S = 0;
    #10;
    if (Y !== 0) $error("Test failed: A=0, B=1, S=0");

    A = 0;
    B = 1;
    S = 1;
    #10;
    if (Y !== 1) $error("Test failed: A=0, B=1, S=1");

    A = 1;
    B = 0;
    S = 0;
    #10;
    if (Y !== 1) $error("Test failed: A=1, B=0, S=0");

    A = 1;
    B = 0;
    S = 1;
    #10;
    if (Y !== 0) $error("Test failed: A=1, B=0, S=1");

    A = 1;
    B = 1;
    S = 0;
    #10;
    if (Y !== 1) $error("Test failed: A=1, B=1, S=0");

    A = 1;
    B = 1;
    S = 1;
    #10;
    if (Y !== 1) $error("Test failed: A=1, B=1, S=1");

    $display("All tests passed");
    $finish;
  end

endmodule

最后，将代码导入 Vivado 2019.2 中生成 IP 核。具体步骤如下：

1. 打开 Vivado 2019.2。
2. 创建一个新工程，并添加 Verilog HDL 文件。
3. 在设计界面中，右键单击 Verilog HDL 文件并选择“Create HDL Wrapper”。
4. 在“Package IP”对话框中选择“Do not package the IP”。
5. 在“Review and Generate”对话框中，确认选项并单击“Generate”按钮。
6. 将生成的 IP 核添加到您的 Vivado 2019.2 工程中。

至此，您已经成功地使用 Verilog HDL 设计了一个2选1多路选择器，并生成了 IP 核。