拨码开关与led灯vivado实验原理

拨码开关和 LED 灯的 Vivado 实验原理如下：

1. 拨码开关的原理：
拨码开关是一种数字输入设备，它可以通过切换开关的状态来改变数字信号的值。在 FPGA 中，拨码开关通常被用作输入端口，可以将开关的状态读取到 FPGA 中，并用于控制其他模块的功能。

2. LED 灯的原理：
LED 灯是一种数字输出设备，它可以通过控制电流的流动来改变亮度和颜色。在 FPGA 中，LED 灯通常被用作输出端口，可以将 FPGA 中计算得到的数字信号输出到 LED 灯上，以便于观察和测试。

在 Vivado 中，我们可以通过添加 I/O 模块来实现拨码开关和 LED 灯的连接。对于拨码开关，我们可以使用 Switch 模块；对于 LED 灯，我们可以使用 LED 模块。在连接拨码开关和 LED 灯时，我们需要使用 Verilog 或 VHDL 语言编写代码，将拨码开关的状态与 LED 灯的状态相连。

例如，我们可以使用以下 Verilog 代码来实现将一个拨码开关的状态输出到一个 LED 灯上：

module top(
input wire [7:0] sw,
output wire [7:0] led
);

assign led = sw;

endmodule

这个代码将拨码开关的状态直接赋值给 LED 灯的状态，从而实现了将拨码开关的状态输出到 LED 灯上的功能。

相关问题

vivado用拨码开关点亮led

Vivado是一种用于FPGA设计和开发的软件工具套件。在Vivado中，我们可以使用拨码开关（switch）点亮LED灯。这个过程可以通过以下步骤来实现：

1. 打开Vivado软件，并新建一个项目。

2. 在项目导航器中，选择实现设计（Implement Design）选项。这将生成一个位文件，可以在FPGA上实现设计。

3. 在设计中添加一个FPGA，并将其与拨码开关和LED灯相连。这可以通过使用Vivado中的Block设计或者HDL设计来完成。确保FPGA引脚和拨码开关、LED灯正确连接。

4. 编写一个简单的VHDL或Verilog代码，将拨码开关的输入信号与LED灯的输出信号关联起来。例如，可以使用一个和门（AND gate）将拨码开关的输入与LED灯的输出连接起来。

5. 在设计源目录中，生成一个硬件设计约束文件（XDC文件），并将拨码开关的引脚映射到FPGA引脚上。

6. 在Vivado的约束选项中，添加所生成的XDC文件，并进行约束检查。

7. 生成位流文件（bitstream），并将其下载到FPGA上进行验证。确保拨码开关的状态变化能够正确地控制LED灯的亮灭。

8. 运行验证，检查拨码开关的状态变化是否能够正确地点亮或熄灭LED灯。

通过以上步骤，就可以使用Vivado软件和拨码开关实现LED灯的点亮。这种方法可以在FPGA设计中非常广泛地应用，可以根据具体需求进行修改和扩展。

用vivado2020.1版本完成9人表决电路设计，LED灯表示通过、否决。要求 （1）拨码开关表示赞成与否，1~9编号（1赞成，0否决）； （2）LED显示表决的结果； （3）数码管分别显示赞成、否决的人数； （4）有清零功能。 写出源代码和相应的仿真代码

以下是基于Verilog语言的9人表决电路设计的源代码和仿真代码。

源代码：

module voting_system(
    input wire clk,
    input wire rst,
    input wire [8:1] vote_switches,
    output wire [8:1] vote_leds,
    output wire [3:0] vote_count
);

// 定义投票状态
parameter IDLE = 2'b00;
parameter VOTING = 2'b01;
parameter COUNTING = 2'b10;

// 定义投票人数和赞成票数的计数器
reg [3:0] yes_count = 0;
reg [3:0] vote_count_reg = 0;
reg [3:0] vote_count_tmp = 0;

// 定义当前状态和清零信号
reg [1:0] state = IDLE;
reg clear = 0;

always @(posedge clk, posedge rst) begin
    if (rst) begin
        state <= IDLE;
        yes_count <= 0;
        vote_count_reg <= 0;
        vote_count_tmp <= 0;
    end else begin
        case (state)
            IDLE: begin
                vote_count_reg <= 0;
                vote_count_tmp <= 0;
                vote_leds <= 9'b0;
                vote_count <= 4'b0;
                if (clear) begin
                    yes_count <= 0;
                end else begin
                    yes_count <= 4'b0;
                end
                if (vote_switches != 0) begin
                    state <= VOTING;
                end
            end
            VOTING: begin
                vote_count_reg <= vote_count_tmp;
                vote_count_tmp <= 0;
                vote_leds <= vote_switches;
                if (vote_switches == 9'b111111111) begin
                    yes_count <= yes_count + 1;
                end
                if (yes_count >= 5) begin
                    state <= COUNTING;
                end
            end
            COUNTING: begin
                vote_leds <= 9'b0;
                vote_count <= vote_count_reg;
                if (clear) begin
                    state <= IDLE;
                end else begin
                    state <= VOTING;
                end
            end
        endcase
    end
end

// 计算赞成票数和否决票数
assign vote_count[0] = yes_count;
assign vote_count[1] = 9 - yes_count;

// 处理清零信号
always @(posedge clk) begin
    if (clear) begin
        vote_count_reg <= 0;
        vote_count_tmp <= 0;
        vote_leds <= 9'b0;
        vote_count <= 4'b0;
        yes_count <= 0;
        state <= IDLE;
    end
end

// 处理投票信号
always @(posedge clk) begin
    if (state == VOTING) begin
        vote_count_tmp <= vote_count_tmp + 1;
    end
end

endmodule

仿真代码：

module voting_system_tb;

reg clk = 0;
reg rst = 0;
reg [8:1] vote_switches = 0;
wire [8:1] vote_leds = 0;
wire [3:0] vote_count = 0;

voting_system dut (
    .clk(clk),
    .rst(rst),
    .vote_switches(vote_switches),
    .vote_leds(vote_leds),
    .vote_count(vote_count)
);

always #5 clk = ~clk;

initial begin
    // 初始化
    rst = 1;
    #10 rst = 0;

    // 第一轮投票，结果应该为否决
    vote_switches = 9'b000000001;
    #100;
    vote_switches = 9'b000000010;
    #100;
    vote_switches = 9'b000000011;
    #100;
    vote_switches = 9'b000000100;
    #100;
    vote_switches = 9'b000000101;
    #100;
    vote_switches = 9'b000000111;
    #100;
    vote_switches = 9'b000001111;
    #100;
    vote_switches = 9'b000011111;
    #100;
    vote_switches = 9'b000111111;
    #100;
    assert (vote_leds == 9'b000000000);

    // 第二轮投票，结果应该为通过
    vote_switches = 9'b000000001;
    #100;
    vote_switches = 9'b000000010;
    #100;
    vote_switches = 9'b000000011;
    #100;
    vote_switches = 9'b000000100;
    #100;
    vote_switches = 9'b000000101;
    #100;
    vote_switches = 9'b000000111;
    #100;
    vote_switches = 9'b000001111;
    #100;
    vote_switches = 9'b000011111;
    #100;
    vote_switches = 9'b000111110;
    #100;
    assert (vote_leds == 9'b111111111);

    // 清零
    clear = 1;
    #10 clear = 0;
    assert (vote_leds == 9'b000000000);
    assert (vote_count == 4'b0000);

    $finish;
end

endmodule