请用verilogHDL写一段延迟代码

以下是使用Verilog HDL编写的一个简单的延迟代码示例：

module delay_module (
  input wire clk,
  input wire reset,
  input wire enable,
  output wire delayed_output
);

  reg delayed_output_reg;

  always @(posedge clk or posedge reset) begin
    if (reset)
      delayed_output_reg <= 1'b0;
    else if (enable)
      delayed_output_reg <= delayed_output_reg;
  end

  assign delayed_output = delayed_output_reg;

endmodule

这个延迟模块接受一个时钟信号 `clk`、一个复位信号 `reset`、一个使能信号 `enable`，并产生一个延迟后的输出信号 `delayed_output`。在每个上升沿时，当使能信号为高电平时，输出信号会保持上一个时钟周期的值。当复位信号为高电平时，输出信号会被重置为低电平。

请注意，这只是一个简单的延迟模块示例，实际应用中可能需要根据需求进行修改和优化。