用modelsim生成ram的代码

在使用ModelSim进行仿真时，创建RAM模型通常涉及到编写一个Verilog或VHDL模块来模拟存储器的行为。以下是一个简单的Verilog代码示例，用于生成一个同步的RAM模型：

module simple_ram #(
    parameter DATA_WIDTH = 8,  // 数据宽度
    parameter ADDR_WIDTH = 8   // 地址宽度
)(
    input wire clk,             // 时钟信号
    input wire we,              // 写使能
    input wire [ADDR_WIDTH-1:0] addr,  // 地址总线
    input wire [DATA_WIDTH-1:0] data_in,  // 数据输入
    output reg [DATA_WIDTH-1:0] data_out  // 数据输出
);

// 定义一个数组来表示RAM的内容
reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0];

// 同步写入操作
always @(posedge clk) begin
    if (we) begin
        ram[addr] <= data_in;
    end
end

// 同步读取操作
always @(posedge clk) begin
    data_out <= ram[addr];
end

endmodule

在这个例子中，`simple_ram`模块定义了一个具有参数化的数据宽度和地址宽度的简单同步RAM。`clk`是时钟信号，`we`是写使能信号，用于控制是否将输入数据`data_in`写入到由`addr`指定的地址。数据输出`data_out`是在时钟上升沿同步读取的，这样可以确保数据的稳定输出。

请注意，这个例子只是一个基础的RAM模型，实际使用中可能需要根据具体需求添加额外的功能，比如初始化数据、字节使能、读写优先级控制等。