MII 半双工verilog实现

以下是一个简单的 MII 半双工 Verilog 实现示例：

module mii_half_duplex (
  input wire clk,         // 时钟信号
  input wire rst_n,       // 复位信号
  input wire mii_rx_dv,   // MII 接收数据有效信号
  input wire mii_rx_er,   // MII 接收错误信号
  input wire [3:0] mii_rx_data,   // MII 接收数据
  output wire mii_tx_en,  // MII 发送使能信号
  output wire mii_tx_err, // MII 发送错误信号
  output wire [3:0] mii_tx_data  // MII 发送数据
);

  // 定义状态机状态
  localparam IDLE = 2'b00;
  localparam RX = 2'b01;
  localparam TX = 2'b10;
  localparam ERROR = 2'b11;

  // 定义状态机信号
  reg [1:0] state;
  reg [3:0] tx_data;
  reg mii_tx_en;
  reg mii_tx_err;

  // 状态机
  always @(posedge clk, negedge rst_n) begin
    if (~rst_n) begin
      state <= IDLE;
      mii_tx_en <= 1'b0;
      mii_tx_err <= 1'b0;
      tx_data <= 4'b0000;
    end else begin
      case (state)
        IDLE: begin
          if (mii_rx_dv) begin
            state <= RX;
          end else if (mii_tx_en) begin
            state <= TX;
          end
        end
        RX: begin
          if (mii_rx_er) begin
            state <= ERROR;
          end else begin
            tx_data <= mii_rx_data;
            state <= TX;
          end
        end
        TX: begin
          mii_tx_en <= 1'b1;
          mii_tx_data <= tx_data;
          if (~mii_tx_err) begin
            state <= IDLE;
          end
        end
        ERROR: begin
          mii_tx_err <= 1'b1;
          state <= IDLE;
        end
      endcase
    end
  end
endmodule

这个模块实现了一个简单的 MII 半双工通信状态机。在 IDLE 状态下，如果接收到 MII 接收数据有效信号，则切换到 RX 状态；如果 MII 发送使能信号有效，则切换到 TX 状态。在 RX 状态下，如果接收到 MII 接收错误信号，则切换到 ERROR 状态；否则将接收到的数据保存到 tx_data 寄存器中，并切换到 TX 状态。在 TX 状态下，启用 MII 发送使能信号，并将 tx_data 寄存器中的数据发送到 MII 发送数据线上。如果接收到 MII 发送错误信号，则切换回 IDLE 状态。如果在任何状态下接收到复位信号，则状态机将返回到 IDLE 状态，并清除所有状态。