用verilog语句，(1）上升沿触发的触发器 (2）带同步复位、上升沿触发的触发器 (3）带异步复位、上升沿触发的触发器 (4）带异步复位和时钟使能、上升沿触发的触发器

1. 上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk)
    q <= d;

2. 带同步复位、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rstn)
    if (!rstn)
        q <= 1'b0;
    else
        q <= d;

3. 带异步复位、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rst)
    if (!rst)
        q <= 1'b0;
    else
        q <= d;

4. 带异步复位和时钟使能、上升沿触发的触发器的 verilog 语句如下：

always @(posedge clk, negedge rst, posedge en)
    if (!rst)
        q <= 1'b0;
    else if (en)
        q <= d;