在a1时钟的上升沿取b的值，在a2时钟的上升沿取c的值，在sv中应该怎么写

在SystemVerilog（SV）中，您可以使用`posedge`和`negedge`关键字以及`always @(posedge a1 | posedge a2)`这样的敏感列表来实现这个功能。假设`b`和`c`是输入信号，`val_b`和`val_c`是用于存储它们当前值的信号，你可以这样做：

// 假设a1和a2是系统时钟信号
reg val_b;
reg val_c;

always @(posedge a1 | posedge a2) begin
    if (posedge a1) begin
        // 当a1上升沿到来时，更新val_b的值
        val_b = b;
    end else if (posedge a2) begin
        // 当a2上升沿到来时，更新val_c的值
        val_c = c;
    end
end

这里的关键在于`posedge`表示触发发生在正向的时钟边缘（上升沿），这样只有当a1或a2发生上升沿时，内部的if-else结构才会执行对应的赋值操作。