vivado中怎么调整调整输入时钟周期CLKIN_PERIOD（12.000000）、乘法因子CLKFBOUT_MULT（8）或除法因子DIVCLK_DIVIDE（1）

要调整输入时钟周期CLKIN_PERIOD、乘法因子CLKFBOUT_MULT或除法因子DIVCLK_DIVIDE，可以按照以下步骤进行操作：

1. 打开Vivado工具，在左侧Project Manager窗口中选择Design Sources->Design_1，双击打开设计文件。

2. 在打开的设计文件中找到与时钟相关的模块，如PLL模块。

3. 在PLL模块的属性面板中，可以看到输入时钟周期CLKIN_PERIOD、乘法因子CLKFBOUT_MULT和除法因子DIVCLK_DIVIDE等参数。

4. 修改这些参数的值，然后保存修改。

5. 在左侧Project Manager窗口中选择Sources->Constraints，打开约束文件。

6. 在约束文件中添加时钟约束，将时钟约束与修改后的时钟参数相匹配，然后保存修改。

7. 在左侧Project Manager窗口中选择Flow Navigator->Run Synthesis，运行综合。

8. 运行成功后，在左侧Project Manager窗口中选择Flow Navigator->Run Implementation，运行实现。

9. 运行成功后，在左侧Project Manager窗口中选择Flow Navigator->Generate Bitstream，生成比特流文件。

10. 完成后，可以将比特流文件下载到目标设备中进行验证和测试。

相关问题

[DRC PDRC-182] PLL_adv_ClkFrequency_div_no_dclk: The computed value 666.667 MHz (CLKIN_PERIOD, net nfc_clk) for the VCO operating frequency of the PLL site PLL_X0Y11 (cell design_1_wrapper_i/design_1_i/nfc_8ch_v_wrapper_1/inst/ch0_dqs_inst/inst/top_inst/clk_rst_top_inst/clk_scheme_inst/GEN_PLL_IN_IP_USP.plle4_adv_pll0_inst) falls outside the operating range of the PLL VCO frequency for this device (750.000 - 1500.000 MHz). The computed value is (CLKFBOUT_MULT * 1000 / (CLKIN_PERIOD * DIVCLK_DIVIDE)). Please adjust either the input period CLKIN_PERIOD (12.000000), multiplication factor CLKFBOUT_MULT (8) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.

这是一个Vivado综合时出现的警告，意思是PLL（锁相环）的工作频率超出了器件允许的范围。警告信息中提到了计算出的VCO工作频率为666.667 MHz，而该器件的允许工作范围是750.000 - 1500.000 MHz。建议你调整输入时钟周期CLKIN_PERIOD（12.000000）、乘法因子CLKFBOUT_MULT（8）或除法因子DIVCLK_DIVIDE（1），以便在该器件的额定工作范围内实现VCO频率。

vivado中对300M时钟使用create_clock_period应该怎样判断

在Vivado中，可以使用`create_clock`和`create_clock_period`命令来对时钟进行约束。对于300 MHz的时钟，可以通过以下步骤来确定适当的约束：

1. 首先，确保你的设计中有一个输入端口或时钟接口与该300 MHz时钟相关联。

2. 打开Vivado并加载你的设计。

3. 找到与该300 MHz时钟相关联的输入端口或时钟接口。

4. 确定该时钟的输入路径。这可能包括时钟缓冲器、时钟分频器或其他相关逻辑。

5. 在设计约束文件（如XDC文件）中使用`create_clock`命令为该时钟创建约束。例如：

create_clock -period 3.33 [get_pins <时钟路径>]

请将`<时钟路径>`替换为与该300 MHz时钟相关联的输入端口或时钟接口的路径。

6. 使用`create_clock_period`命令为该时钟设置期望的时钟周期。例如：

create_clock_period -period 3.33 [get_pins <时钟路径>]

同样，请将`<时钟路径>`替换为与该300 MHz时钟相关联的输入端口或时钟接口的路径。

通过这些步骤，你可以在Vivado中正确地对300 MHz时钟使用`create_clock_period`命令进行约束。记得在设计中确保该时钟的路径是正确的，并且根据实际需求选择适当的时钟周期。